77 lines
3.2 KiB
VHDL
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VHDL
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-- Company: INSA-Toulouse
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-- Engineer: Paul Faure
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-- Create Date: 16.04.2021 14:35:04
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-- Module Name: MemoireAdressesRetour - Behavioral
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-- Project Name: Processeur sécurisé
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-- Target Devices: Basys 3 ARTIX7
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-- Tool Versions: Vivado 2016.4
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-- Description: Memoire des informations de controle (adresse de retour ou EBP)
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-- Dependencies: None
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-- Comments : Cette mémoire fonctionne comme une pile.
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-- - La valeur renvoyée est toujours celle du sommet (D_OUT = sommet de la pile).
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-- - Lors d'une écriture, D_IN est empilé
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-- - Lors d'une lecture, le sommet de la pile est pop
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-- Warning :
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-- - On peut revoir le nom (lecture et ecriture)
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-- - Flags E et F non fonctionnels
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library IEEE;
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use IEEE.STD_LOGIC_1164.ALL;
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use IEEE.STD_LOGIC_UNSIGNED.ALL;
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use IEEE.NUMERIC_STD.ALL;
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entity MemoireAdressesRetour is
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Generic (Nb_bits : Natural; -- Taille d'un mot en memoire (taille d'une adresse de la memoire d'instruction ou d'un mot pour EBP)
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Addr_size : Natural; -- Nombre de bits necessaires pour adresser la mémoire
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Mem_size : Natural); -- Nombre d'éléments stockés en mémoire
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Port ( R : in STD_LOGIC; -- Si R = 1 on pop le sommet
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W : in STD_LOGIC; -- Si W = 1 on push D_IN
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D_IN : in STD_LOGIC_VECTOR (Nb_bits-1 downto 0); -- Data entrante
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RST : in STD_LOGIC; -- Reset
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CLK : in STD_LOGIC; -- Clock
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D_OUT : out STD_LOGIC_VECTOR (Nb_bits-1 downto 0) := (others => '0'); -- Sortie du composant (toujours la valeur au sommet)
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E : out STD_LOGIC; -- Flag Empty
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F : out STD_LOGIC);-- Flag Full
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end MemoireAdressesRetour;
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architecture Behavioral of MemoireAdressesRetour is
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signal MEMORY : STD_LOGIC_VECTOR ((Mem_Size * Nb_bits)-1 downto 0) := (others => '0'); -- Buffer (mémoire)
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signal Addr : STD_LOGIC_VECTOR (Addr_size downto 0) := (others => '0'); -- Signal INTERNE, mémoire non adressable de l'extérieur. Pointe vers le sommet de pile
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constant EMPTY : STD_LOGIC_VECTOR (Addr_size downto 0) := (others => '0');
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constant FULL : STD_LOGIC_VECTOR (Addr_size downto 0) := (Addr_size => '1', others => '0');
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begin
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process
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begin
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-- Synchronisation
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wait until CLK'event and CLK = '1';
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if (RST = '0' ) then
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MEMORY <= (others => '0');
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Addr <= (others => '0');
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else
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-- Push
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if (W = '1') then
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MEMORY (((to_integer(unsigned(Addr)) + 1) * Nb_bits - 1) downto Nb_bits * to_integer(unsigned(Addr))) <= D_IN;
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Addr <= Addr + 1;
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-- Pop
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elsif (R = '1') then
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Addr <= Addr - 1;
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end if;
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end if;
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end process;
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E <= '1' when Addr = EMPTY else
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'0';
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F <= '1' when Addr = FULL else
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'0';
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-- Sortie du sommet de pile (ou 0 si pile vide)
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D_OUT <= (others => '0') when Addr = EMPTY else
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MEMORY (to_integer(unsigned(Addr)) * Nb_bits - 1 downto Nb_bits * (to_integer(unsigned(Addr)) - 1));
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end Behavioral;
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