---------------------------------------------------------------------------------- -- Company: INSA-Toulouse -- Engineer: Paul Faure -- -- Create Date: 16.04.2021 14:35:04 -- Module Name: MemoireAdressesRetour - Behavioral -- Project Name: Processeur sécurisé -- Target Devices: Basys 3 ARTIX7 -- Tool Versions: Vivado 2016.4 -- Description: Memoire des informations de controle (adresse de retour ou EBP) -- -- Dependencies: None -- -- Comments : Cette mémoire fonctionne comme une pile. -- - La valeur renvoyée est toujours celle du sommet (D_OUT = sommet de la pile). -- - Lors d'une écriture, D_IN est empilé -- - Lors d'une lecture, le sommet de la pile est pop -- -- Warning : -- - On peut revoir le nom (lecture et ecriture) -- - Flags E et F non fonctionnels ---------------------------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; entity MemoireAdressesRetour is Generic (Nb_bits : Natural; -- Taille d'un mot en memoire (taille d'une adresse de la memoire d'instruction ou d'un mot pour EBP) Addr_size : Natural; -- Nombre de bits necessaires pour adresser la mémoire Mem_size : Natural); -- Nombre d'éléments stockés en mémoire Port ( R : in STD_LOGIC; -- Si R = 1 on pop le sommet W : in STD_LOGIC; -- Si W = 1 on push D_IN D_IN : in STD_LOGIC_VECTOR (Nb_bits-1 downto 0); -- Data entrante RST : in STD_LOGIC; -- Reset CLK : in STD_LOGIC; -- Clock D_OUT : out STD_LOGIC_VECTOR (Nb_bits-1 downto 0) := (others => '0'); -- Sortie du composant (toujours la valeur au sommet) E : out STD_LOGIC; -- Flag Empty F : out STD_LOGIC);-- Flag Full end MemoireAdressesRetour; architecture Behavioral of MemoireAdressesRetour is signal MEMORY : STD_LOGIC_VECTOR ((Mem_Size * Nb_bits)-1 downto 0) := (others => '0'); -- Buffer (mémoire) signal Addr : STD_LOGIC_VECTOR (Addr_size downto 0) := (others => '0'); -- Signal INTERNE, mémoire non adressable de l'extérieur. Pointe vers le sommet de pile constant EMPTY : STD_LOGIC_VECTOR (Addr_size downto 0) := (others => '0'); constant FULL : STD_LOGIC_VECTOR (Addr_size downto 0) := (Addr_size => '1', others => '0'); begin process begin -- Synchronisation wait until CLK'event and CLK = '1'; if (RST = '0' ) then MEMORY <= (others => '0'); Addr <= (others => '0'); else -- Push if (W = '1') then MEMORY (((to_integer(unsigned(Addr)) + 1) * Nb_bits - 1) downto Nb_bits * to_integer(unsigned(Addr))) <= D_IN; Addr <= Addr + 1; -- Pop elsif (R = '1') then Addr <= Addr - 1; end if; end if; end process; E <= '1' when Addr = EMPTY else '0'; F <= '1' when Addr = FULL else '0'; -- Sortie du sommet de pile (ou 0 si pile vide) D_OUT <= (others => '0') when Addr = EMPTY else MEMORY (to_integer(unsigned(Addr)) * Nb_bits - 1 downto Nb_bits * (to_integer(unsigned(Addr)) - 1)); end Behavioral;