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@@ -56,17 +56,11 @@ architecture Structural of System is
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56
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56
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-- signaux auxiliaires
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57
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57
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signal my_RST : STD_LOGIC;
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58
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58
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signal my_CLK : STD_LOGIC;
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59
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- signal buff_CLK : STD_LOGIC;
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60
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59
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61
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-begin
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62
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- -- Premier diviseur de clock
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60
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+begin
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+ -- Diviseur de clock
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63
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62
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clk_div : Clock_Divider
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64
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63
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port map (CLK_IN => CLK,
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- CLK_OUT => buff_CLK);
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66
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-
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67
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- -- Second diviseur de clock
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- clk_div_2 : Clock_Divider
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- port map (CLK_IN => buff_CLK,
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70
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64
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CLK_OUT => my_CLK);
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71
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65
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72
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-- Le processeur, augmentation de la taille de la mémoire d'instruction
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